RESUME · FPGA / SoC HW

Orbit.
Analyze.
Solve.

카메라와 센서의 데이터를
검증 가능한 경로로 설계합니다.

회로, FPGA RTL, SoC/Linux, 제품 검증을 분리된 일이 아닌 하나의 데이터 흐름으로 다룹니다. 시스템 병목을 데이터 흐름과 인터페이스 단위로 분석하고, 계측 결과와 성능 지표로 개선 효과를 확인해 왔습니다.

00 · ENGINEERING ARC

하드웨어에서 FPGA,
그리고 SoC/Linux로 확장했습니다.

11년 8개월 동안 시스템 제약을 이해하는 회로 엔지니어에서, 알고리즘을 RTL로 구현하고 PS/PL-OS까지 연결하는 통합 엔지니어로 성장했습니다.

2014-2020의료용 초음파 HW
고속 Back-end · 전원 · I/O

2020-2024산업용 센서 제품화
리드 · 인증 · 양산

2024-현재FPGA DSP 가속
Algorithm-to-RTL

최근Zynq-7000 + PetaLinux
Vision HW/SW Integration

R01 · IMPACT

성능을 숫자로,
개발을 제품으로 연결했습니다.

65 → <7msMCU DSP 병목을 FPGA 파이프라인으로 전환한 PRF 처리시간

σ ≈ 30ps100MHz 조건에서 확보한 Delta ToF 반복 측정 표준편차

11종 · 4천대프로젝트 리드로 제품화한 거리센서 모델과 연간 양산 규모

Zynq + LinuxZybo Z7-20에서 구현한 PS/PL-PetaLinux 비전 데이터 경로

R02 · JOB FIT

FPGA/SoC HW 전 주기를
하나의 책임 범위로 다룹니다.

FPGA/SoC HW 엔지니어 포지션의 핵심 책임을 실제 경험과 직접 연결했습니다.

요구사항 · 아키텍처

전체 데이터 경로 정의

PZT 송수신-AFE-ADC-FPGA-MCU-주변장치와 Zynq PS/PL-Linux를 하나의 데이터 경로로 구조화하고, power·clock·reset·address·data별 책임 경계와 검증 지점을 정의했습니다.

보드 설계 · Bring-up

부품 선정부터 회로 검증까지

FPGA/MCU, 14-bit 125MSPS ADC, 다단 AFE, DC/DC·LDO의 부품 선정과 회로 설계부터 8/20층 PCB Bring-up, 전원·신호 계측, 인증·양산 이슈 대응까지 수행했습니다.

FPGA · SoC

Vivado · Verilog · Zynq

CDC FIFO, Memory-Mapped SRAM, FIR·FFT·XCorr·보간을 Verilog로 구현하고 timing과 BRAM을 최적화했습니다. Zynq-7000에서는 PS/PL 플랫폼, PetaLinux 부팅, device 인식과 frame 경로까지 연결했습니다.

고속 인터페이스

데이터 무결성 중심 설계

14-bit 125MSPS ADC와 PCIe·Aurora·SRIO board-level 경로를 설계·검증하고, SPI·UART·USB를 포함한 clock·reset·CDC·timing 경계에서 데이터 무결성과 정상 동작 기준을 확인했습니다.

검증 · 디버깅

현상에서 원인까지 추적

오실로스코프 계측과 시험 로그를 기반으로 신호·전원·열·소음 문제를 구간별로 분리하고, 처리시간·gain·반복 정밀도·자원 사용량을 정량 비교해 개선 효과를 검증했습니다.

문서 · 형상 · 협업

개발의 재현성 확보

6명 협업 리드로 HW·FW·기구 변경 영향을 조율하고 Risk·시험 결과·형상을 관리했습니다. CE/KC 인증, Git 기반 변경 관리, 중국 공장 이관과 연간 약 4천대 양산까지 연결했습니다.

R03 · CORE

핵심 역량

Architecture

HW/SW Co-Design

시스템 요구사항을 블록·인터페이스·검증 항목으로 전개
AFE-ADC-FPGA-MCU 통합 하드웨어 아키텍처
Zynq PS/PL과 PetaLinux를 연결한 영상 경로 Bring-up

Acceleration

Algorithm-to-RTL

FIR 101-tap, FFT 8192-point, XCorr 1024-sample
Hilbert Transform, Envelope Detection, Median Filter 기반 신호 전처리
Peak Detection, Cosine Interpolation Q1.15
CDC FIFO와 스트리밍 파이프라인 기반 저지연 처리

Productization

검증에서 양산까지

회로·PCB·보드 기능·성능·환경 검증
CE/KC 인증과 연간 4천대 규모 양산 대응
HW·FW·기구 6명 협업 프로젝트 리드

R04 · EXPERIENCE

경력

하드웨어 회로 설계에서 시작해 FPGA 가속, SoC/Linux 통합까지 설계 범위를 확장했습니다.

2020.11
— 현재

오토닉스

선임연구원 · Hardware & FPGA

초음파 유량계 HW: PZT Tx/Rx, 다단 AFE, 14-bit 125MSPS ADC, XCAU15P, STM32H와 전원·주변장치까지 전체 신호 경로를 설계하고 보드 Bring-up을 수행
FPGA DSP: CDC FIFO, FIR 101-tap, FFT 8192-point, XCorr 1024-sample, Peak Detection, Cosine Interpolation Q1.15를 스트리밍 RTL로 구현
Cross-Correlation·Interpolation을 MCU에서 FPGA로 이전해 PRF 처리시간을 65ms에서 7ms 미만으로 단축하고, BRAM을 약 120-130개에서 60-70개로 절감
수신 최대 이득을 30.8dB에서 43.5dB로 확장하고 100MHz 조건에서 Delta ToF 반복 측정 표준편차 약 30ps 확보
초음파 거리센서: HW·FW·기구 6명 협업을 리드해 장·단거리 11개 모델을 제품화하고, 노이즈 내성 개선으로 측정거리를 7.5m에서 8m로 확장
CE/KC 인증, 제조원가율 40% 목표, 중국 공장 생산 이관을 완료하고 전체 모델 연간 약 4천대 양산을 지원

2014.12
— 2020.10

알피니언메디칼시스템

연구원 · Hardware Engineer

X-CUBE 90 / i9: FPGA·DSP·COM-Express 기반 20층 고속 Back-end, 전원과 주변회로를 설계하고 PCIe·Aurora·SRIO·M.2 NVMe 경로의 Bring-up과 신호 검증 수행
Minisono: USB 2.0 전원 예산 내 저전력 회로와 트랜스듀서 공정 지그를 설계하고, 전원 효율·방열 구조 개선으로 시스템 온도를 약 3°C 절감
E-CUBE 15 Platinum: I/O·USB·SATA 회로와 조립 구조를 개선하고, 모니터 협력사·영상 튜너와 화질 및 인터페이스 품질 검증 체계를 구축
E-CUBE i7: 전원·열·소음 조건을 함께 최적화해 31dB 수준을 확보하고, Standby 5V 대기전류를 2.8mA에서 260µA로 약 91% 절감

R05 · TOOLKIT

기술 스택

HDL · Software

Verilog
C
PetaLinux
Git

FPGA · DSP

Vivado
Zynq-7000
Artix UltraScale+
FIR
FFT
Cross-Correlation
Hilbert Transformer
Envelope
Median Filter
Fixed-point

Hardware

Altium Designer
OrCAD
High-speed ADC
AFE
DC/DC
LDO
STM32

Interfaces · Validation

PCIe
Aurora
SRIO
SPI
UART
USB
CDC FIFO
CE/KC

R06 · ADDITIONAL

학력 · 특허 · 수상

Education

전자·반도체 전공

학사 · 정보전자 전공 · 2016.03-2018.02
전문학사 · 반도체전자 전공 · 2011.03-2015.02

Patent

센서 장치

출원번호 10-2024-0009292
출원일 2024.01.22

Award · Service

실행력과 책임감

알피니언메디칼시스템 우수사원상 · 2019
해군 특수전전단 병장 전역